什么是D触发器？为啥要用D触发器？
D触发器可以作为二进制计数器的基本元件，用于存储和传递二进制计数器的计数值。在使用D触发器构成二进制计数器时，需要使用多个D触发器，其原则如下：
或非门d触发器 与非门触发器真值表
或非门d触发器 与非门触发器真值表
1. 每个D触发器作为一个二进制位，可以保存一个二进制0或1的计数值；
2. 各个D触发器之间需要进行级联，使得后一个D触发器的时钟输入接收到前一个D触发器的Q输出，使得各个D触发器同步计数；
3. 在计数过程中，可以通过控制各个D触发器的置位或复位输入来实现计数器的清零或初始化作；
4. 通过对各个D触发器的D输入接线方式的不同，可以实现不同的计数方式，如二进制、十进制、BCD码等。
总之，使用多个D触发器来构成二进制计数器需要使各个D触发器协调工作，保证计数器能够正确地进行计数，遵守二进制计数的基本规律。
D触发器是什么？
该设计主要思路为时钟分频和逻辑运算。也可以理解为计数器设计和进位提取。
需要建立对D触发器的工作方式和各种逻辑门电路的工作方式的正确认识和使用
1、观察该系统输入输出波形可以确定该系统为时钟的四分频（2位2进制）
2、使用双D触发器对时钟进行四分频，一个D触发器可以完成2分频，级联即可完成4分频，根据D触发器分频基本电路设计电路原理图如下：
图中数字信号D(3)为时钟信号二分频，数字信号D(5)为D(3)信号的二分频
3、观察输出波形如下图，可以确认对信号D(3)取反后与D(2)、D(5)进行逻辑与(模2加)运算可以提取所需波形。
4、修改电路设计如下图：
可以直接使用74LS74的反相输出端减少反相器的使用。
5、模拟仿真输入和输出如下图：
观察仿真结果可以发现输出信号D(8)高电平持续时间位半个CP，4个CP为一个周期，符合设计要求。
注意：仿真使用的D触发器为边沿触发，边沿触发D触发器工作过程如下：
当时钟CP上升沿到达时，D输入端的状态被送到Q输出端。
当时钟CP上升沿完成后，Q输出端保持原有的状态，等待下一个CP上升沿。
部分触发器带有复位端和置位端，根据其有效电平可以对Q端进行清0或者置1的作。
根据电路结构的不同，触发器可分为那四种
触发器根据逻辑功能不同分为四种：RS触发器、D触发器、JK触发器、T触发器。
1、RS触发器，是构成其它各种功能触发器的基本组成部分。又称为基本RS触发器。结构是把两个与非门或者或非门G1、G2的输入、输出端交叉连接。
2、D触发器，是一个具有记忆功能的信息存储器件，具有两个稳定状态，即＂0＂和＂1＂，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。
3、JK触发器，是数字电路触发器中的一种基本电路单元。JK触发器具有置0、置1、保持和翻转功能，在各类集成触发器中，JK触发器的功能最为齐全。
4、T触发器，是在数字电路中，凡在CP时钟脉冲控制下，根据输入信号T取值的不同，具有保持和翻转功能的电路，即当T＝0时能保持状态不变，T＝1时一定翻转的电路。
扩展资料：
当RS触发器的两个输入端加入不同逻辑电平时，它的两个输出端Q和Q非有两种互补的稳定状态。规定触发器Q端的状态作为触发器的状态。Q＝1、Q非＝0时，称触发器处于1态，反之触发器处于0态。R＝1，S＝0，使触发器置1。
同理，若触发器原来为1态，欲使之变为0态，必须令R端的电平由1变0，S端的电平由0变1。由于置0或置1都是触发信号低电平有效，因此，S端和R端都画有小圆圈。
参考资料来源：
百度百科——触发器
百度百科——RS触发器
百度百科——D触发器
百度百科——JK触发器
百度百科——T触发器
JK触发器和D触发器，他们的触发特性有什么不同？
JK触发器有很强的通用性，而且能灵活地转换其他类型的触发器。由JK触发器可以构成D触发器和T触发器。
D触发器触发方式有电平触发和边沿触发两种，前者在CP(时钟脉冲)=1时即可触发，后者多在CP的前沿（正跳变0→1）触发。
D触发器的次态取决于触发前D端的状态，即次态=D。因此，它具有置0、置1两种功能。对于边沿D触发器，由于在CP=1期间电路具有维持阻塞作用，所以在CP=1期间，D端的数据状态变化，不会影响触发器的输出状态。
扩展资料：应用
带清零功能的主从下降沿触发JK触发器，若 Reset=0时：
J=1，K=0时，Qn+1=1；
J=0，K=1时，Qn+1=0；
J=K=0时，Qn+1=Qn；
J=K=1时，Qn+1=Qn；
带清零功能的主从下降沿JK触发器
若 Reset=1时：
不论J、K与Qn的值，Qn+1=0。
RS触发器基本RS触发器:电路结构把两个与非门G1、G2的输入、输出端交叉连接，即可构成基本RS触发器，其逻辑电路如图7.2.1.(a)所示。它有两个输入端R、S和两个输出端Q、Q。工作原理基本RS触发器的逻辑方程为：根据上述两个式子得到它的四种输入与输出的关系:1.当R=1、S=0时，则Q=0,Q=1,触发器置1。2.当R=0、S=1时，则Q=1,Q=0,触发器置0。如上所述，当触发器的两个输入端加入不同逻辑电平时，它的两个输出端Q和Q有两种互补的稳定状态。一般规定触发器Q端的状态作为触发器的状态。通常称触发器处于某种状态，实际是指它的Q端的状态。Q=1、Q=0时，称触发器处于1态，反之触发器处于0态。S=0,R=1使触发器置1，或称置位。因置位的决定条件是S=0,故称S端为置1端。R=0,S=1时，使触发器置0，或称复位。同理，称R端为置0端或复位端。若触发器原来为1态，欲使之变为0态，必须令R端的电平由1变0，S端的电平由0变1。这里所加的输入信号（低电平）称为触发信号，由它们导致的转换过程称为翻转。由于这里的触发信号是电平,因此这种触发器称为电平控制触发器。从功能方面看，它只能在S和R的作用下置0和置1，所以又称为置0置1触发器，或称为置位复位触发器。其逻辑符号如图7.2.1(b)所示。由于置0或置1都是触发信号低电平有效，因此，S端和R端都画有小圆圈。3.当R=S=1时，触发器状态保持不变。触发器保持状态时，输入端都加非有效电平（高电平），需要触发翻转时，要求在某一输入端加一负脉冲，例如在S端加负脉冲使触发器置1，该脉冲信号回到高电平后，触发器仍维持1状态不变，相当于把S端某一时刻的电平信号存储起来，这体现了触发器具有记忆功能。4.当R=S=0时，触发器状态不确定在此条件下，两个与非门的输出端Q和Q全为1，在两个输入信号都同时撤去（回到1）后，由于两个与非门的延迟时间无法确定，触发器的状态不能确定是1还是0,因此称这种情况为不定状态，这种情况应当避免。从另外一个角度来说，正因为R端和S端完成置0、置1都是低电平有效，所以二者不能同时为0。此外,还可以用或非门的输入、输出端交叉连接构成置0、置1触发器,其逻辑图和逻辑符号分别如图7.2.2（a）和7.2.2（b）所示。这种触发器的触发信号是高电平有效，因此在逻辑符号的S端和R端没有小圆圈。功能描述:状态转移真值表用表格的形式描述触发器在输入信号作用下，触发器的下一个稳定状态（次态）Qn+1与触发器的原稳定状态（现态）Qn和输入信号状态之间的关系。2.特征方程即以逻辑函数的形式来描述次态与现态及输入信号之间的关系。由上述状态转移真值表，通过卡诺图化简可得到。3.状态转移图即以图形的方式描述触发器的状态变化对输入信号的要求。图7.2.4是基本RS触发器的状态转移图。图中两个圆圈代表触发器的两个状态；箭头表示在触发器的输入信号作用下状态转移的方向；箭头旁边由斜线“/”分开的代码分别表示状态转移的条件和在此条件下产生的输出状态。设触发器的初始状态为Q=0、Q=1，输入信号波形如图7.2.5所示，当SD的下降沿到达后，经过G1的传输延迟时间tpd，Q端变为高电平。这个高电平加到门G2的输入端，再经过门G2的传输延迟时间tpd,使Q变为低电平。当Q的低电馈到G1的输入端以后,即使SD=0的信号消失（即SD回到高电平），触发器被置成Q=1状态也将保持下去。可见，为保证触发器可靠地翻转，必须等到Q=0的状态反馈到G1的输入端以后，SD=0的信号才可以取消。因此，SD输入的低电平信号宽度tw应满足tw≥2tpd。同理，如果从RD端输入置0信号，其宽度也必须大于、等于2tpd。2.传输延迟时间:从输入信号到达起，到触发器输出端新状态稳定地建立起来为止，所经过的这段时间称为触发器的传输延迟时间。从上面的分析已经可以看出，输出端从低电平变为高电平的传输延迟时间tPLH和从高电平变为低电平的传输延迟时间tPHL是不相等的，它们分别为：tPLH=tpd，tPHL=2tpd若基本RS触发器由或非门组成，则其传输延迟时间将为tPHL=tpd，tPLH=2tpd。综上所述，对基本RS触发器归纳为以下几点：1.基本RS触发器具有置位、复位和保持（记忆）的功能；2.基本RS触发器的触发信号是低电平有效，属于电平触发方式；3.基本RS触发器存在约束条件（R+S=1），由于两个与非门的延迟时间无法确定；当R=S=0时，将导致下一状态的不确定。
D触发器的门级搭建方式。
当无脉冲作用时(C=0)，控制电路被封锁，无论D为何值，触发器状态保持不变
当有脉冲作用时(C=1)，若D=0，与非门G4输出为1，G3输出为0，触发器状态被置0；若D=1，与非门G4输出为0，G3输出为1，触发器状态被置1.即Q^(n+1)=D
D触发器是什么电路？
边沿D触发器
边沿D触发器的电路结构与逻辑符号如图所示，使用了3个由与非门构成的RS锁存器。
输入D从一个锁存器输入，两个锁存器共用时钟信号CLK，第三个锁存器产生触发器状态输出Q和Q非。此外还有一个异步置零端（RD非）和一个异步置一端（SD非）。
在边沿触发器的逻辑符号中，在C1端加上了动态符号——一个箭头，说明触发器只对时钟的上升沿响应，如果再在动态符号前面加上一个圆圈，则表示触发器只对时钟的下降沿响应。
输入端D前面标有一个“1”，表示这个输入端受时钟信号的影响，而在置一端和置零端S和R的前面没有标注1，说明这两个输入端不受时钟信号的影响，也就是说他们是异步置一和异步置零端。
D触发器逻辑功能是什么？
D触发器的逻辑功能：Qn+1=D。
D触发器是一个具有记忆功能的，具有两个稳定状态的信息存储器件，是构成多种时序电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。
在数字系统和计算机中有着广泛的应用。触发器具有两个稳定状态，即"0"和"1"，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。
触发器有集成触发器和门电路组成的触发器。触发方式有电平触发和边沿触发两种，前者在CP(时钟脉冲)=1时即可触发，后者多在CP的前沿（正跳变0→1）触发。
D触发器的次态取决于触发前D端的状态，即次态=D。因此，它具有置0、置1两种功能。
对于边沿D触发器，由于在CP=1期间电路具有维持阻塞作用，所以在CP=1期间，D端的数据状态变化，不会影响触发器的输出状态。
D触发器应用很广，可用做数字信号的寄存，移位寄存，分频和波形发生器等等。
扩展资料
D触发器由4个与非门组成，其中G1和G2构成基本RS触发器。电平触发的主从触发器工作时，必须在正跳沿前加入输入信号。如果在CP高电平期间输入端出现干扰信号，那么就有可能使触发器的状态出错。而边沿触发器允许在CP触发沿来到前一瞬间加入输入信号。
这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。边沿D触发器也称为维持-阻塞边沿D触发器。边沿D触发器可由两个D触发器串联而成，但个D触发器的CP需要用非门反向。
参考资料来源：
D触发器的状态方程是什么？
D触发器的状态方程是：Q=D，JK触发器的状态方程是：Q=JQ'+K'Q。
D触发器有两种触发方式：电平触发和边缘触发。前者可以在CP（时钟脉冲）等于1时触发，后者主要在CP的前面触发（正跳0→1）。
D触发器的二次状态取决于D端触发前的状态，即二次状态=D，因此具有设置0和1的两个功能。对于边缘D触发器，电路在CP=1时具有保持阻塞的功能，因此在CP=1时，D端数据状态的变化不会影响触发器的输出状态。
工作过程如下：
1、CP=0时，与非门G3和G4封锁，其输出Q3=Q4=1，触发器的状态不变。同时，由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开，因此可接收输入信号D，Q5=D，Q6=Q5非=D非。
2、当CP由0变1时触发器翻转。这时G3和G4打开，它们的输入Q3和Q4的状态由G5和G6的输出状态决定。Q3=Q5非=D非，Q4=Q6非=D。由基本RS触发器的逻辑功能可知，Q=Q3非=D。
总之，该触发器是在CP正跳沿前接受输入信号，正跳沿时触发翻转，正跳沿后输入即被封锁，三步都是在正跳沿后完成，所以有边沿触发器之称。与主从触发器相比，同工艺的边沿触发器有更强的抗干扰能力和更高的工作速度。 /span>。由基本RS触发器的逻辑功能可知，Q=Q3非=D。